Rambus Inc. a annoncé la disponibilité de son sous-système d'interface PCI Express® (PCIe®) 6.0 composé de PHY et de IP de contrôleur. Le PHY PCIe Express 6.0 de Rambus prend également en charge la dernière version de la spécification Compute Express Link™ ; (CXL™ ;), version 3.0. Le sous-système d'interface Rambus PCIe 6.0 offre des débits de données allant jusqu'à 64 gigatransferts par seconde (GT/s) et a été entièrement optimisé pour répondre aux besoins des architectures informatiques hétérogènes avancées. Au sein du sous-système, le contrôleur PCIe est doté d'un moteur d'intégrité et de chiffrement des données (IDE) dédié à la protection des liaisons PCIe et des précieuses données transférées par ce biais.

Du côté PHY, la prise en charge complète de CXL 3.0 est disponible pour permettre des solutions au niveau de la puce pour le partage, l'expansion et le pooling de la mémoire cohérente en cache. Les principales caractéristiques du sous-système d'interface PCIe 6.0 de Rambus sont les suivantes : Prend en charge la spécification PCIe 6.0, y compris le débit de données de 64 GT/s et la signalisation PAM4. Implémente la correction d'erreur directe (FEC) à faible latence pour la robustesse du lien.

Prend en charge les FLIT de taille fixe qui permettent une efficacité de bande passante élevée. Rétrocompatible avec PCIe 5.0, 4.0 et 3.0/3.1. Sécurité de pointe avec un moteur IDE (contrôleur). Prend en charge CXL 3.0 pour les nouveaux modèles d'utilisation qui optimisent les ressources mémoire (PHY).